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文/不雅察者网 吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后继承媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”技艺的见识时，黄仁勋给出了一个颇为跑马观花的评价：“这对华为来说是冲破，但对台积电并不是威迫。”

他以为台积电使用芯片堆叠和3D封装技艺依然快10年，台积电的技艺特地先进，“华为使用这种技艺，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，致使加多3到4倍，这是一种特地好的技艺，但台积电和台湾领有这项技艺依然10年。”

这一评价听起来公允，实则设立在一个根人性的误会之上。黄仁勋把华为的逻辑折叠当成了台积电栽种了近十年的3D封装技艺的同类物。他想说的是“你们作念的那些东西，台积电十年前就依然作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢技艺，它将原来平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关节旅途走线长度虚构50%到80%，大幅虚构了信号传播的RC负载。

但这听起来似乎即是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个特地本色的层面：2.5D/3D封装的中枢是衔接依然成型的零丁裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在联想图纸阶段就从根柢上虚构了信号的物理传输距离。逻辑折叠更正的是“信号自身要走多远”，而2.5D/3D封装更正的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠本色上是芯片联想层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联技艺。二者处于统统不同的技艺综合层级，处治的是不同维度的问题。

打个譬如就更好统一了。传统的2.5D封装就像把两个零丁的房间搬到统一层楼，中间修一条走廊（硅中介层）让它们不错相互来往。3D封装更进一步，就像把两栋零丁的楼叠起来，中间装几部电梯（TSV硅通孔），便捷楼上楼下串门。

但不论奈何作念，HBM和GPU本色上仍然是两栋零丁的楼、两个物理上统统分离的芯片。

而逻辑折叠呢？它是在联想一栋大楼里面的房间布局时，就把原来应该放在东西两头且需要常常通讯的两个房间，成功一个放在一楼、一个放在它的正上方，中间无用走廊、无用电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“联想理念”的区别，不是“施工方式”的区别。

北京大学集成电路学院的一篇著作把这个区别讲得更透顶。著作提议了“真3D”与“赝3D”的范式分辨：赝3D以总共这个词模块为最小单元被分到某一派die，乐橙体育(中国)官网入口模块里面的总共尺度单元势必位于统一派die；真3D则复古模块内摆脱分辨，统一模块内的尺度单元不错被溜达到不同die，联想空间更大。在优化空间上，赝3D在每片die上各自进行优化，无数复用传统2D芯片的EDA用具，不允许跨die逻辑变换、出动等操作；真3D则将多die构建的全体空间算作联想空间，各联想阶段均在完好的三维联想空间中进行搜索和寻优，不适度跨die逻辑变换、出动等操作。

逻辑折叠把物理达成的最小单元从“die”鞭策到了“尺度单元在三维空间中的位置”。这才是的确的底层范式更始。台积电的CoWoS、SoIC等先进封装技艺诚然优秀，但它们的责任对象是多颗零丁制造的die；逻辑折叠的责任对象是统一颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在联想积木形式时就推敲怎么让它我方站得更稳”。

这小数黄仁勋似乎并莫得肃肃到。他把逻辑折叠归类为“芯片堆叠和3D封装技艺”，说他“台积电十年前就有了”，这个判断自身就把华为的技艺和台积电的代工才略拉到了统一个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根柢不是统一条赛谈。

再看另一个层面的互异：先进封装的性能上风，必须与先进制程深度绑定能力统统施展。举例台积电的CoWoS封装即是与N2 2nm制程配套联想的，两者缺一齐会导致收益大幅缩水。而华为逻辑折叠的中枢冲破恰好在于，在统统不大幅更正现存制程节点的前提下，LOL投注官网仅通过联想层面的创新，就达成了单代55%的晶体管密度普及。这一跳动，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代能力完成，耗时梗概3年。

华为麒麟2026芯片即是最佳的阐发。比较麒麟9030 Pro，麒麟2026的晶体管密度大幅普及了53.5%，达到了238MTr/平日毫米，这意味着每平日毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺捏平，接近初代台积电3nm。同期，SoC性能核能效普及41%，最高主频普及近13%。这些数字不是靠削弱线宽、更换制程得来的，而是在联想端硬生生“挤”出来的。

更遑急的是，这只是是运转。何庭波在演斗殴论文中给出了明晰的蹊径图：从2026年到2031年，沿着韬定律旅途，晶体管密度将捏续普及，瞻望2031年将冲破400MTr/mm²，CPU大核频率将冲破5GHz。

到当时，基于韬定律的高端芯片晶体管密度地点，将达到1.4纳米芯片制程的同等水平。也即是说，一条不依赖EUV、不依赖几何缩微的技艺旅途，不错在5年内追平现时早先进制程的性能水平。台积电是不是领先10年？若是看的是“联想理念”这条新赛谈，谜底就怕并不那么折服。

天然，这条路并不好走。韬定律要的确落地，需要的远不啻芯片联想厂商一家的发奋。何庭波在论文中说得特地率直：“无数怒放问题，无单一组织可零丁处治——用具链、尺度、基准、器件物理、经济模子均需跨界伙同。”

逻辑折叠知道

其中最难啃的骨头即是EDA用具链。传统的2D联想历程乃至现行的“赝3D”联想历程，已不及以承载逻辑折叠的后劲。要的确达成逻辑折叠，物理联想必须在完好的三维空间中搜索，模块内分辨、跨die互连与垂直热旅途优化要在统一个优化框架下协同求解。

好音信是，北京大学集成电路学院依然在这方面获得了关节进展。该学院构建了面向逻辑折叠的“真3D”物理达成EDA用具原型，消释布局商量和布局两个阶段，并通过GPU加快复古千万级实例规模。比较现时最具代表性的赝3D联想历程，该用具获得了平均约30%的线长缩减和彰着的时序改善，在热感知方面启用蚁集优化后峰值温度平均下落3%以上。

韬定律的想想内核，本色上是一场从“几何想维”到“系统想维”的范式创新。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把总共东谈主拉到统一个账本前，全部用时间单元来算账。工艺行家省下的5皮秒，和架构师、软件行家省下的5皮秒，在总账本里的权重一模雷同。往日作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，公共谈话欠亨。当今τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更粗造的解析偏差：在摩尔定律的旧范式下浸润了太久，许多东谈主依然风气了用“几何尺寸”“封装形式”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到至极，最初进制程的资本飙升到难以承受，华为提议的是一条用“系统工程的整合才略”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图高出台积电，而是死力于“换谈超车”。

黄仁勋说“台积电领先10年”，没错，若是只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项联想理念层面的阅兵。把两件处于统统不同综合层级的技艺放在一齐比较，然后断言谁领先谁10年LOL投注官网，这自身即是一个规模演叨。大约说得更成功小数：黄仁勋就怕并莫得施展读何庭波的那篇论文。